对clk的约束
//约束clk为 125M Hz
create_clock -period 8.000 -name gt_refclk1_p -waveform {0.000 4.000} [get_ports gt_refclk1_p]
伪时钟路径，用于两个时钟域之间数据的交互
单边性（unateness）对于时序很重要，因为它指定的输入引脚上电平跳变将如何出现在输出引脚上。
单边性：
真单边类型：输入 引脚的 上升沿 导致输出引脚的上升或者不变；
输入 引脚的 下降沿 导致输出引脚的下降或者不变；
负单边类型：输入 引脚的 下降沿 导致输出引脚的上升或者不变；
输入 引脚的 上升沿 导致输出引脚的下降或者不变；
通常 最大路径延时 为 晚路径（late path），最小路径 为 早路径（early path）
