通信算法之321:verilog中generate if 用法-综合掉无用分支

文章目录

    • 一.示例代码
    • 二.优缺分析
    • 三. generate - case

一.示例代码

提示:参考

	// 根据添加/补偿频偏的标志,确定使用的频偏wire signed [WIDTH-1 : 0] freq;generateif(FREQ_FLAG == 1'b1) beg

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